基于TIADC的12bit高速数据采集模块硬件设计 |
论文目录 |
| 摘要 | 第1-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 研究工作的背景与意义 | 第10-12页 |
| 1.2 高分辨率采集系统国内外研究现状 | 第12-14页 |
| 1.3 本文的主要贡献与创新 | 第14页 |
| 1.4 本文的结构安排 | 第14-16页 |
| 第二章 高分辨率数据采集系统方案 | 第16-28页 |
| 2.1 采样技术基本原理 | 第16-17页 |
| 2.2 高分辨率数据处理原理 | 第17-20页 |
| 2.3 TIADC采集基本原理 | 第20-21页 |
| 2.4 FPGA选型及其配置 | 第21-24页 |
| 2.5 10 GSPS高分辨率采集系统总体方案 | 第24-27页 |
| 2.6 本章小结 | 第27-28页 |
| 第三章 10GSPS数据采集系统硬件电路设计 | 第28-42页 |
| 3.1 主要硬件电路模块设计 | 第28-35页 |
| 3.1.1 模拟信号预处理模块 | 第28-29页 |
| 3.1.2 ADC的配置及电源设计 | 第29-33页 |
| 3.1.3 时钟需求分析 | 第33-35页 |
| 3.2 高速低抖动时钟产生 | 第35-38页 |
| 3.2.1 高性能锁相环工作原理 | 第35-36页 |
| 3.2.2 时钟抖动相噪与SNR关系分析 | 第36页 |
| 3.2.3 锁相环芯片的选型及配置 | 第36-38页 |
| 3.3 数据传输与存储方案设计 | 第38-41页 |
| 3.3.1 高速数据传输方案对比 | 第38-39页 |
| 3.3.2 波形数据存储设计 | 第39-41页 |
| 3.4 本章小结 | 第41-42页 |
| 第四章 基于JESD204B串行协议的TIADC设计 | 第42-65页 |
| 4.1 JESD204B标准协议概述 | 第42-47页 |
| 4.1.1 JESD204B链路工作模式概述 | 第42-45页 |
| 4.1.2 JESD204B链路传输与数据同步 | 第45-47页 |
| 4.2 基于JESD204B串行协议的多ADC同步方法 | 第47-58页 |
| 4.2.1 SYSREF产生与分析 | 第47-49页 |
| 4.2.2 基于确定性延迟的多ADC同步设计 | 第49-53页 |
| 4.2.3 数据解映射及多ADC数据缓存设计 | 第53-54页 |
| 4.2.4 基于AXI4_Lite的JESD204B通信握手机制 | 第54-58页 |
| 4.3 高速数据处理模块设计 | 第58-63页 |
| 4.3.1 数据拼合设计 | 第58-59页 |
| 4.3.2 任意并行均匀抽点 | 第59-61页 |
| 4.3.3 高分辨率提升技术 | 第61-63页 |
| 4.4 本章小结 | 第63-65页 |
| 第五章 频响非一致性分析及误差校正 | 第65-74页 |
| 5.1 频响非一致性误差研究 | 第61-66页 |
| 5.2 频响非一致性误差校正原理 | 第66-68页 |
| 5.3 频响非一致性误差校正实现方法 | 第68-70页 |
| 5.4 基于FARROW结构的分数延时滤波器算法 | 第70-73页 |
| 5.4.1 基于Farrow结构的分数延时滤波器设计 | 第70-71页 |
| 5.4.2 基于Farrow结构的分数延时滤波器仿真 | 第71-73页 |
| 5.5 本章小结 | 第73-74页 |
| 第六章 系统调试与测试分析 | 第74-83页 |
| 6.1 采集模块的硬件调试与分析 | 第74-80页 |
| 6.1.1 采样时钟的调试与分析 | 第74-75页 |
| 6.1.2 系统同步时钟SYSREF调试 | 第75-76页 |
| 6.1.3 JESD204B协议的数据采集与传输验证 | 第76-77页 |
| 6.1.4 基于JESD204B协议的多片ADC同步验证 | 第77-80页 |
| 6.1.5 频响非一致性误差校正验证 | 第80页 |
| 6.2 系统性能测试与分析 | 第80-83页 |
| 6.2.1 系统最高实时采样率的测试与分析 | 第81-82页 |
| 6.2.2 系统有效位数与信噪比的测试与分析 | 第82-83页 |
| 第七章 总结与展望 | 第83-84页 |
| 致谢 | 第84-85页 |
| 参考文献 | 第85-88页 |
| 附录 | 第88-89页 |
| 个人简历及研究成果 | 第89页 |
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